AMD EPYC Venice: новый эталон серверных вычислений

Введение

AMD официально дала старт серийному производству серверных процессоров EPYC шестого поколения с кодовым именем Venice. Эти чипы стали первыми высокопроизводительными x86-процессорами для дата-центров, выпущенными по нормам TSMC N2 (техпроцесс 2-нм класса). В одном корпусе объединено до 256 физических ядер и 512 потоков выполнения; заявленный прирост производительности достигает 70% относительно предыдущего поколения Turin, а пропускная способность памяти удвоилась. Архитектурная компоновка чиплетов при этом переработана принципиально. На фоне очевидного отставания Intel — выход Diamond Rapids отложен минимум до середины 2027 года — EPYC Venice получает как минимум год технологического превосходства в сегменте высокопроизводительных x86-решений для серверов, что превращает этот анонс из продуктового события в полноценный стратегический манёвр AMD на рынке центров обработки данных.

Что такое EPYC 9006 Venice

Venice изготавливается по нормам TSMC N2 — первому техпроцессу тайваньского производителя, в основе которого лежат транзисторы типа Gate-All-Around (GAA) с нанолистовой структурой вместо традиционного FinFET. Переход на N2 сам по себе даёт прирост производительности на 10–15% при том же уровне TDP либо снижение энергопотребления на 25–30% при неизменной частоте, а плотность транзисторов растёт примерно на 15% по сравнению с N3E.

Вместе с тем Venice обязан своим потенциалом не только новому литографическому узлу. Ядра Zen 6 получили глубокую микроархитектурную переработку:

  • Расширенный буфер переупорядочивания — больший пул внутренних ресурсов для Out-of-Order выполнения;
  • Улучшенный предсказатель ветвлений — увеличенная ёмкость и точность прогноза;
  • Новый кэш микроопераций — сокращает задержки при повторном обращении к горячему коду;
  • Переработанный 8-wide конвейер с расширенной поддержкой инструкций AVX-512.

Все эти изменения нацелены на рост IPC — производительности на такт — ключевого показателя для серверных нагрузок с непредсказуемым потоком команд.

Архитектура чиплетов: двойной IOD и новые CCD

Одним из наиболее значимых архитектурных решений Venice стала полная реорганизация компоновки кристаллов. Привычная схема Turin — один центральный IOD с CCD вокруг него — уступила место симметричной конструкции: два вытянутых кристалла ввода-вывода (IOD), выполненных по 4-нм нормам, размещены в центре корпуса и фланкируются вычислительными CCD с обеих сторон. Каждый CCD произведён по 2-нм техпроцессу.

Стандартный чиплет Zen 6 CCD вмещает 12 ядер и 48 МБ кэша L3 — против 8 ядер и 32 МБ у Zen 5. Это 50-процентный прирост плотности ядер на один чиплет. Максимальная конфигурация с восемью такими CCD даёт 96 производительных P-ядер. Полностью 256-ядерная версия Venice использует чиплеты Zen 6c: каждый из них несёт до 32 компактных ядер с тем же набором инструкций ISA и сопоставимым IPC, но рассчитанных на более низкие пиковые тактовые частоты ради высокой плотности. Это первое применение компактного варианта Zen 6c именно в серверном сегменте, и оно сразу задаёт новую планку числа ядер для x86-платформ.

16 каналов DDR5 и удвоенная пропускная способность памяти

Двойная конфигурация IOD продиктована необходимостью обслуживать 16 каналов памяти DDR5 — вдвое больше, чем у Turin. Каждый IOD управляет восемью каналами через 32 подканала. Оба кристалла соединены высокоскоростной коммутационной матрицей, а взаимодействие CCD с IOD обеспечивается через пятое поколение шины Infinity Fabric.

Новый сокет SP7 обеспечивает теоретическую пропускную способность памяти 1,6 ТБ/с на сокет — удвоение относительно 0,8 ТБ/с у Turin. Это принципиально важно для задач инференса больших языковых моделей, где пропускная способность памяти традиционно становится ограничивающим фактором.

Venice также открывает путь к нативной поддержке PCIe 6.0 (до 128 ГБ/с) и расширенной поддержке интерконнекта Compute Express Link, что позволяет строить более плотные и высокопроизводительные связки процессор–ускоритель. Venice станет центральным элементом платформы Helios AI Rack, где на каждый сокет приходятся четыре ускорителя AMD Instinct MI455X.

Verano: следующий шаг после Venice

Помимо Venice, AMD анонсировала преемника — процессор Verano, также построенный на нормах TSMC N2, но оптимизированный прежде всего по соотношению производительность/стоимость и энергоэффективности. Это указывает на двухуровневую стратегию AMD: Venice закрывает сегмент абсолютной максимальной производительности, Verano — нишу экономичных развёртываний в облачных и Edge-инфраструктурах, где критичен TCO.

Итоги и перспективы

Запуск EPYC Venice — это не просто плановое обновление продуктовой линейки. AMD одновременно реализует сразу четыре технологических преимущества:

  1. Первой в индустрии переходит на 2-нм техпроцесс в серверных CPU;
  2. Первой внедряет микроархитектуру Zen 6 в серверный сегмент;
  3. Первой предлагает 256-ядерную x86-конфигурацию в одном сокете;
  4. Получает не менее года форы перед Intel в сегменте высокопроизводительных P-core серверных решений.

Пока Intel решает задачи с выходом 18A и переносит старт производства Diamond Rapids, AMD получает стратегическое окно для закрепления в дата-центрах, формирующих инфраструктуру под обучение и инференс следующих поколений ИИ-моделей.

Команда СервакМастер следит за появлением Venice в коммерческой доступности и обновит ассортимент серверных платформ под сокет SP7 по мере их выхода. Если вас интересует подбор серверного оборудования под задачи ИИ-инференса или высоконагруженных вычислений — свяжитесь с нами для получения консультации.