AMD запускает производство EPYC Venice: что это значит для серверного рынка

AMD официально запустила серийный выпуск серверных процессоров шестого поколения под кодовым наименованием Venice — и этот шаг трудно назвать рядовым обновлением линейки. Venice стал первым x86-процессором для дата-центров, изготовленным по нормам TSMC N2 (техпроцесс 2-нм класса). В одном корпусе размещается до 256 физических ядер и 512 потоков, производительность на такт выросла относительно Turin до 70%, а пропускная способность памяти удвоилась. При этом отставание основного конкурента — Intel с Diamond Rapids — оценивается минимум в год, поскольку выход этой платформы перенесён на середину 2027 года.

Техпроцесс TSMC N2: Gate-All-Around вместо FinFET

В основе Venice лежит первый коммерческий технологический узел TSMC с транзисторами типа Gate-All-Around (GAA) на базе нанолистовой структуры. Переход от классического FinFET к GAA даёт сразу несколько измеримых результатов:

  • прирост производительности 10–15% при том же уровне TDP;
  • снижение энергопотребления 25–30% при неизменной тактовой частоте;
  • рост плотности транзисторов примерно на 15% по сравнению с N3E.

Для серверного применения это означает либо больше вычислительной мощи в том же тепловом бюджете, либо существенную экономию на охлаждении — в зависимости от задач конкретной инфраструктуры.

Микроархитектура Zen 6: глубокая переработка ядра

Техпроцесс — лишь часть истории. Ядра Zen 6 получили принципиально переработанную микроархитектуру относительно Zen 5:

  • Расширенный буфер переупорядочивания — увеличен пул ресурсов для Out-of-Order выполнения инструкций;
  • Улучшенный предсказатель ветвлений — более высокая точность и ёмкость BTB;
  • Новый кэш микроопераций — снижает задержки при повторном выполнении горячего кода;
  • Переработанный 8-wide конвейер с расширенной поддержкой AVX-512.

Суммарный эффект — ощутимый рост IPC (производительности на такт), который критически важен для серверных нагрузок с непредсказуемым и разнородным потоком команд.

Двойной IOD и новая топология чиплетов

Архитектурная компоновка Venice полностью переработана по сравнению с Turin. Вместо одного центрального IOD с CCD вокруг него применяется симметричная схема: два вытянутых кристалла ввода-вывода (IOD) на 4-нм нормах располагаются в центре корпуса, а вычислительные CCD на 2-нм TSMC N2 фланкируют их с обеих сторон.

Стандартный чиплет Zen 6 CCD вмещает 12 ядер и 48 МБ кэша L3 — против 8 ядер и 32 МБ у Zen 5 (прирост плотности ядер на 50% в расчёте на чиплет). Максимальная конфигурация из восьми таких CCD даёт 96 производительных P-ядер. Полностью 256-ядерная конфигурация Venice использует чиплеты Zen 6c — компактные ядра с тем же ISA и сопоставимым IPC, но ориентированные на высокую плотность при несколько меньших пиковых частотах. До Venice Zen 6c в серверном сегменте не применялся, и это сразу устанавливает новый рекорд числа ядер для x86-платформ.

16 каналов DDR5 и пропускная способность 1,6 ТБ/с

Двойной IOD продиктован необходимостью обслуживать 16 каналов памяти DDR5 — вдвое больше, чем у Turin. Каждый IOD управляет восемью каналами через 32 подканала; оба кристалла соединены высокоскоростной матрицей, а коммуникация между CCD и IOD идёт через Infinity Fabric пятого поколения.

Новый сокет SP7 обеспечивает теоретическую пропускную способность памяти 1,6 ТБ/с на сокет — ровно вдвое больше, чем 0,8 ТБ/с у Turin. Для задач инференса больших языковых моделей, где пропускная способность памяти традиционно является главным узким местом, это качественный сдвиг.

Помимо этого, Venice открывает поддержку:

  • PCIe 6.0 — теоретически до 128 ГБ/с;
  • расширенного Compute Express Link (CXL) для плотных связок процессор–ускоритель.

Venice выступает центральным процессорным элементом платформы Helios AI Rack, где на каждый сокет SP7 приходятся четыре ускорителя AMD Instinct MI455X.

Verano: следующий шаг на той же базе

Одновременно с Venice AMD анонсировала преемника — Verano, также построенного на TSMC N2, но оптимизированного прежде всего по соотношению производительность/стоимость и энергоэффективности. Логика очевидна: Venice занимает нишу максимальной производительности без компромиссов, Verano нацелен на облачных провайдеров и Edge-развёртывания, где главным критерием становится совокупная стоимость владения (TCO).

Итог: четыре технологических преимущества одновременно

Запуск EPYC Venice — редкий случай, когда производитель реализует несколько конкурентных преимуществ разом:

  1. Первый серверный x86-процессор на 2-нм техпроцессе в отрасли;
  2. Первое применение микроархитектуры Zen 6 в дата-центровом сегменте;
  3. Первая 256-ядерная x86-конфигурация в одном сокете;
  4. Не менее года форы перед Intel в сегменте высокопроизводительных P-core серверных платформ.

Пока Intel решает вопросы с выходом 18A и переносит Diamond Rapids, AMD получает стратегическое окно для закрепления в инфраструктуре, которая сегодня строится под обучение и инференс следующих поколений ИИ-моделей.

Команда СервакМастер отслеживает коммерческую доступность Venice и партнёрских серверных платформ под сокет SP7. Если вас интересует подбор серверного оборудования для задач ИИ-инференса, высоконагруженных вычислений или масштабирования дата-центра — обратитесь к нам за консультацией.